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一年一度的 国际固态电路会议 （ISSCC）将在明年2月举行，几乎所有重要的芯片研发成果都将首度在此公然发布，让业界得以一窥即将面世的最新技术及其发展趋势。三星（Samsung）将在ISSCC 2016发表最新的10nm制程技术、联发科（MediaTek）将展示采用3丛集（Tri-Cluster）架构搭载十核心的创新行动SoC。此外，指纹辨识、视觉处理器与 D芯片堆叠以及更高密度存储器等技术也将在此展示最新开发成果。

三星将提供更多DRAM与快闪存储器芯片细节，其中最重要的是一款采取10nm FinFET技术制程的128Mbit嵌入式SRAM。根据ISSCC主办单位表示，该元件具有 迄今最小的SRAM位元单元， 高密度（HD）型芯片尺寸约0.040 m，而高电流（HD）芯片版本的尺寸约0.049 m。该设计支援 整合型辅助电路，可分别改良HD与HC位元单元的最小操作电压（Vmin）至1 0mV与80mV。

The Linley Group分析师David Kanter表示， 相较于三星0.064 m2的14nm SRAM，10nm芯片版缩小了0.6 倍，固然不尽理想；但相较于0.049 m2的英特尔（Intel）14nm SRAM，三星的存储器单元则缩小了0.82倍，这是三星未在20nm与14nm之间微缩金属规律的结果。 但Kanter预计英特尔的10nm SRAM尺寸应该会更小。

台积电（TSMC）在今年初就宣布了10nm制程。据报道台积电正为苹果（Apple）下一代iPhone所用的处理器SoC加码制程投入。三星与台积电目前都是Apple iPhone SoC的主要供应来源。

全球最大的芯片制造商 英特尔已延迟推出10nm芯片的计划了，缘由在于不断攀升的本钱与复杂度致使实现这一目标所需的下一代微影技术持续延迟。虽然可能由于10nm芯片的某些关键层必须使用三重图案而压缩了利润，但三星与台积电并没有甚么选择，如果他们想赢得Apple的定单的话 这可能是业界最大的一笔交易。

除三星的SRAM，台积电还将在ISSCC中透露16nm FinFET制程的更多细节。英特尔则可能揭露在开发下一代芯片过程中日益增加的复杂度与本钱等挑战。英特尔制造部门总经理William M. Holt表示： 由于我们不断面对微缩带来的挑战，人们越来越担心与质疑摩尔定律（Moore s Law）在迈向未来时的生命力。

为了推动摩尔定律延续进展，创新的 D异质整合机制以及新的存储器技术将有足够的潜力最佳化存储器层，从而克服处理器性能、功率与频宽等挑战。

D堆叠超越摩尔定律挑战

随着芯片制造的成本与复杂度不断爬升，业界厂商正积极探索 D堆叠技术，期望以其作为提高性能或降低功率的替代方法。

三星将揭露多达8个DRAM芯片的堆叠，可达到 07Gbits/s的频宽，较ISSCC 2014发表的128Gbits/s堆叠倍增了频宽。三星并为该20nm芯片加入锁相环，从而简化芯片测试。为了下降热，该公司还采用 一种可衡芯片温度分布的自适应刷新方案。

海力士（SK Hynix）将展示256Gbit/s频宽的DRAM堆叠， 可在堆叠的逻辑层 为存储器核心处理指令解码与偏置产生 ，而不像以往设计是在存储器层进行。另外，它还在负载太重的 D互连上采取较小摆幅讯号传输，以便下降功耗驱动互连。这种高密度的存储器芯片将有助于实现高性能运算、加速器和小型绘图卡。

三星另外一款256Gbit的快闪存储器芯片支援每单元 位元贮存，使用了48单元层的芯片堆叠。三星率先在快闪存储器设计导入单芯片堆叠，展现无需更先进制程技术便可实现更密集芯片的发展路线。

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